イーサネット PHY IC

イーサネット PHY IC は、物理層信号伝送の処理を担当するイーサネット通信アーキテクチャのコアチップです。{0}}これは、データリンク層ロジックを実際の伝送媒体に接続する重要なインターフェイスとして機能します。その中核機能には、デジタル ビットストリームを物理メディア経由で送信できるアナログ信号に変換することと、受信したアナログ信号をデジタル ビットストリームに復元することが含まれます。そのため、エンドツーエンドのイーサネット通信を実現するために不可欠な基本コンポーネントです。--

OSI の 7 層ネットワーク モデルでは、PHY は最下層の物理層に対応し、MAC (メディア アクセス コントロール) はデータリンク層のメディア アクセス コントロール サブレイヤに対応します。通常、2 つのコンポーネントは連携してイーサネット通信を実装します。MAC は PHY に送信されるパラレル データを送信し、PHY はパラレル データをシリアル信号に変換します。符号化と変調の後、信号はツイストペア ケーブルや光ファイバーなどの伝送媒体を介して送信されます。{3}}データを受信すると、PHY は伝送媒体からアナログ信号を取得し、クロック回復、信号デコード、およびアナログから-への-デジタル変換を完了してシリアル デジタル ビットストリームを復元し、ビットストリームをパラレル データに変換して処理のために MAC に送信します。両者間の通信は通常、MII、GMII、RGMII、SGMII、XGMII などの共通インターフェースを使用して標準インターフェースを介して実装されます。異なるインターフェイスは、異なるイーサネット レート適応要件に対応します。

DP83826Ax は、超低確定レイテンシと低消費電力を実現し、同時に 10BASE-Te および 100BASE-TX イーサネット プロトコルをサポートし、リアルタイム産業用イーサネット システムの厳しい要件を満たします。-このデバイスは、ハードウェア ストラップを統合して高速リンク確立を実現し、高速リンク損失検出モードをサポートし、他のシステム モジュールのクロック同期用の専用基準 CLKOUT を提供します。

2 つの構成可能な動作モードが提供されます。「BASIC」標準イーサネット モード。汎用イーサネット ピン定義を採用します。- 「拡張」イーサネット モードは、標準イーサネットをサポートし、追加機能とハードウェア ストラップ構成を通じてさまざまな産業用イーサネット フィールドバス アプリケーションと互換性があります。